第一章 简介

加速卡框图，如下图所示

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时钟分布

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以下是为什么不直接用“晶振 + FPGA内部倍频”的 4 个核心原因：

FPGA 的时钟架构设计通常采用 晶振 -> 时钟芯片 (Clock Generator/Buffer) -> FPGA 这种方式，而不是简单的“晶振直接进 FPGA 再倍频”。

1. 时钟抖动（Jitter）与信号质量（最关键原因）

  • FPGA 内部 PLL 的局限性：FPGA 内部虽然有 PLL/MMCM（混合模式时钟管理模块），但它们是基于 CMOS 工艺制造的逻辑电路，容易受到 FPGA 内部大量逻辑翻转带来的电源噪声干扰。因此，FPGA 内部生成的时钟抖动（Jitter）相对较大。
  • 外部时钟芯片的优势：专用的外部时钟芯片（如 TI LMK系列、Skyworks Si53xx系列）采用模拟工艺，拥有独立的低噪声电源和屏蔽，能提供极低抖动（Low Jitter）和低相位噪声的干净时钟。
  • 应用场景：对于高速接口（如 PCIE、DDR、万兆以太网 SerDes），对时钟抖动的要求极高（通常在皮秒 ps 级别）。FPGA 内部倍频出来的时钟往往达不到这些协议的硬性指标，必须由外部“干净”的时钟源直接驱动。

2. 板级信号完整性与 EMI（电磁干扰）

  • 低频传输，高频使用：您看到的“分频”现象，实际上往往是为了板级传输优化。
    • 如果在 PCB 板上直接走 500MHz 的高频时钟线，寄生参数（电容/电感）影响极大，且会像天线一样向外辐射严重的电磁干扰（EMI）。
    • 策略：通常在板上使用较低频率（如 25MHz, 50MHz, 100MHz）作为“参考时钟”传输给 FPGA，再由 FPGA 内部的 PLL 倍频到核心逻辑需要的高频（如 400MHz, 1GHz）。这样既保证了传输的可靠性，又降低了干扰。

3. 全局同步与扇出（Fan-out）能力

  • 系统同步需求：在一个复杂的电路板上，不仅 FPGA 需要时钟，CPU、以太网 PHY、ADC/DAC 等芯片也需要时钟。
  • 时钟树管理：如果只用一个晶振接 FPGA，再由 FPGA 输出时钟给其他芯片，时钟信号经过 FPGA 内部走线会产生较大的延迟（Skew），导致各芯片间无法精确同步。
  • 外部芯片的作用：外部时钟芯片可以作为一个“指挥官”，利用内部的时钟分发网络，同时给 FPGA 和其他外设提供同源、同相位的时钟信号，确保整个系统步调一致。

4. 灵活性与多电平支持

  • 电平标准：晶振（Crystal）输出通常是正弦波或简单的 CMOS 电平。而高端 FPGA 的高速时钟输入往往要求差分信号（如 LVDS, LVPECL, HCSL）以提高抗干扰能力。外部时钟芯片可以完成这种电平转换。
  • 可编程性：很多现代时钟芯片支持 I2C 编程。如果不换晶振，只需修改外部时钟芯片的寄存器，就能改变输出给 FPGA 的频率。这在调试阶段（如测试不同的 DDR 速率）非常方便，而单纯依靠 FPGA 内部 PLL 重配置则要复杂得多。

第二章 PCB材料

2.1 PCB的主要部件

1、PCB：印制电路板，主要功能是提供电气连接

2、PWB：标准印制板，裸板(无器件)

3、铜箔：沉淀在基材表面的金属铜层，作为 PCB 的导电体

  • 铜箔的表面粗糙度 (Roughness) 是关键参数。粗糙度越大，集肤效应（Skin Effect）导致的导体损耗就越大。随着粗糙度的减小，损耗也会相应减小。
  • 常见铜箔分级对照表 (IPC-4562 标准参考)
等级 英文全称 中文名称 典型粗糙度 (Rz ISO) 典型 RMS (Rq) 适用频率/场景
STD / HTE Standard / High Temperature Elongation 标准铜箔 / 高温延展铜箔 5.0 ~ 10.0 µm > 1.5 µm < 1 GHz 普通消费电子、低速数字电路
RTF Reverse Treated Foil 反转铜箔 3.0 ~ 5.0 µm 0.8 ~ 1.5 µm 1 ~ 10 GHz DDR3/4、PCIE 3.0
VLP Very Low Profile 低轮廓铜箔 2.5 ~ 4.0 µm 0.5 ~ 0.8 µm 10 ~ 25 GHz PCIE 4.0/5.0、高速背板
HVLP Hyper Very Low Profile 超低轮廓铜箔 1.0 ~ 2.5 µm < 0.4 µm 25 ~ 56 GHz+ 112G SerDes、毫米波雷达
  • 1oz 铜厚定义为质量为28. 35g 的铜销均匀平铺在lft² 面积的厚度，标准为34.3μm ，实际应用以35μm 为准。

4、基材：可以在其上面形成导电图形的绝缘材料（基材可以是刚性或挠性的，可以是非导电板材或加绝缘层的金属板材）。

  • 制造 PCB 的基础绝缘复合材料，通常由树脂（Resin）、补强材料（如玻璃纤维布）和填料组成。它承载导线并提供层间绝缘。

5、覆铜箔层压板：“芯板Core”的原材料

6、半固化片：在多层板压合过程中，它受热熔化填充空隙，然后重新固化，起到粘结不同芯板（Core）的作用，同时提供层间绝缘。

7、阻焊：俗称“绿油”（也有蓝、黑、红等色）。涂覆在 PCB 表面的耐热绝缘层，只露出需要焊接的焊盘。功能是防止波峰焊/回流焊时造成桥接短路，并保护线路不受潮、抗氧化

8、丝印油墨：印在板子表面的文字和符号（通常为白色）。用于标注元器件位号（如 R1, U5）、极性方向、公司 Logo 等，辅助组装和维修。

9、介电常数DK：衡量绝缘材料储存电能能力的参数。

  • SI 关键：Dk 值越低，信号传输速度越快。同时 Dk 决定了传输线的特性阻抗（线宽一定时，Dk 越大，阻抗越小）。FR-4 的 Dk 通常在 4.0~4.5 之间。具体的需与板厂沟通获取。

10、介电损耗因数Df：衡量绝缘材料在电场中能量损耗的参数

  • SI 关键：Df 值越低，信号传输损耗越小。在 10Gbps+ 的高速电路中，必须选用 Low Df（如 <0.005）的板材以保证信号幅度。

11、玻璃态转换温度Tg：板材从“玻璃态”（坚硬）转变为“橡胶态”（柔软）的临界温度。

基板类型 典型 Tg (℃) 特点与应用场景
普通 FR-4（标准环氧） 130 ~ 140 成本最低；适合一般消费类、低速数字
中 Tg FR-4 150 ~ 160 回流焊可靠性较好；中等功率、普通工控
高 Tg FR-4 170 ~ 180 多次回流、BGA/QFN、服务器/工业板常用
无卤 FR-4 150 ~ 180 符合环保法规；Tg 取决于配方
高频材料（RO4350B 等） ~280 Tg 高，介电稳定，适合高速/射频
PTFE（特氟龙，RO5880） >300 极高 Tg；射频/毫米波
Polyimide（PI） 240 ~ 260 耐高温，军工/航空
BT 树脂 180 ~ 210 封装基板、IC载板
陶瓷基板（Al₂O₃ / AlN） 无明显 Tg 不存在玻璃化转变；极高耐温
金属基板（铝基/铜基） 130 ~ 170（绝缘层） Tg 取决于绝缘介质

12、热分解温度Td：树脂受热失重 5% 时的温度，标志着材料开始发生不可逆的化学分解。

基板类型 Td@5% (℃) 工程评价
普通 FR-4 300 ~ 310 基础水平，回流窗口窄
中 Tg FR-4 310 ~ 320 常规工业板
高 Tg FR-4 330 ~ 350 BGA / 多次回流推荐
无卤 FR-4 320 ~ 340 需注意个别牌号 Td 偏低
BT 树脂 340 ~ 360 封装/载板常用
Polyimide（PI） 360 ~ 400 高可靠 / 军工

13、热膨胀系数CTE：材料受热后尺寸增加的比例

基板类型 CTE X/Y (ppm/℃) CTE Z（T＜Tg） (ppm/℃) CTE Z（T＞Tg） (ppm/℃) 工程备注
普通 FR-4 14 ~ 17 60 ~ 70 250 ~ 300 成本低，孔铜风险高
中 Tg FR-4 13 ~ 16 50 ~ 60 220 ~ 260 常规工业级
高 Tg FR-4 12 ~ 15 45 ~ 55 180 ~ 220 BGA / 多次回流
低 CTE FR-4 10 ~ 12 35 ~ 45 150 ~ 180 高可靠设计
无卤 FR-4 13 ~ 16 50 ~ 60 200 ~ 240 需看具体牌号
Polyimide (PI) 12 ~ 16 40 ~ 50 160 ~ 200 高温 / 军工
BT 树脂 10 ~ 14 35 ~ 45 150 ~ 180 IC 载板
Rogers RO4350B ~11 ~32 ~140 高频 + 低应力
Rogers RO4003C ~11 ~46 ~180 高频常用
PTFE（RO5880） ~17 ~240 >300 Z 向极大
LCP 10 ~ 13 30 ~ 50 120 ~ 160 先进封装
铝基板（IMS） 14 ~ 17 40 ~ 70 150 ~ 220 取决于绝缘层
陶瓷（Al₂O₃） ~6 ~6 ~6 各向同性
陶瓷（AlN） ~4.5 ~4.5 ~4.5 高导热

14：离子迁移CAF：导电阳极丝现象。在高温高湿及电压偏置下，铜离子沿着玻璃纤维束的微裂纹迁移，最终在正负极之间形成导电通道，导致绝缘失效或短路。

15：导热系数：材料传导热量的能力，单位 W/(m·K)。对于大功率 LED 或电源 PCB，需要高导热基材（如金属基板或陶瓷基板）来辅助散热。

2.2 高速板材选择

高速高频化的PCB 特性主要体现在以下三个方面：

  • 小传输损耗、低传输延时。
  • 优秀的介电特性，而且这种特性（主要指Dk 、Df) 在频率、湿度、温度的环境变化下仍然保持稳定。
  • 具有特性阻抗的高精度控制，目前成为高速PCB 的一种重要特性要求。

当产品高速信号为不同的速率时该采用什么样的板材呢？如图所示为不同板材厂家的板材产品在10GHz 的测试频率下的损耗等级排名，供参考使用。

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第三章 PCB设计

1 PCB设计要求

PCB 设计需要考虑的问题较多，如板材选择、信号阻抗控制、焊盘和过孔等，还与其焊接工艺有关。常规PCB 组装工艺有SMD （贴装）与THC （插装）两种，在PCB 上可正反两而布局，不同的组装方式对应不同的工艺流程。

2 PCB叠层设计

PCB 的叠层设计不是层的简单堆叠，其中地层的安排是关键，它与信号的布线有密切的关系。多层板的设计和曾通的PCB 相比，除了添加必要的信号走线层之外，最重要的就是定义了独立的电源层和地层。

叠层设计一般需要满足以下四个基本要求：

  • 满足信号的特征阻抗要求；

  • 满足信号回路电感最小化原则；

  • 满足最小化PCB 内的信号干扰要求；

  • 满足叠层对称原则。

通常用P 表示参考平面电源层， G 表示参考平面地层， S 表示信号层， T 表示顶层， B表示底层。

一般元件面下面（第二层）定义为地平面，提供器件屏蔽层及为顶层布线提供参考平面。缩短电源和地层的距离，有利于电源的稳定和减小EMI。应尽量避免将信号层夹在电源层与地层之间。电源平面与地平面的紧密相邻好比形成一个平板电容，两平面靠得越近，则该电容值就越大。该电容的主要作用是为高频噪声提供一个低阻抗回流路径，从而使接收器件的电源输入拥有更小的纹波，增强接收器件本身的性能。

总层数 电源层 地层 信号层 L1 L2 L3 L4 L5 L6 L7 L8 L9 L10 L11 L12
4 1 1 2 S1 G1 P1 S2
6 1 2 3 S1 G1 S2 P1 G2 S3
8 1 3 4 S1 G1 S2 G2 P1 S3 G3 S4
8 2 2 4 S1 G1 S2 P1 G2 S3 P2 S4
10 1 3 6 S1 G1 S2 S3 P1 G2 S4 S5 G3 S6
10 2 3 5 S1 G1 P1 S2 S3 G2 S4 P2 G3 S5
12 1 5 6 S1 G1 S2 G2 S3 G3 P1 S4 G4 S5 G5 S6
12 2 4 6 S1 G1 S2 G2 S3 P1 G3 S4 G4 S5 P2 S6

3 表面处理工艺

  • 喷锡： 利用热风焊处理工艺在铜面上喷上一层可焊接性的锡面；
  • 沉锡： 利用化学原理将锡通过化学处理使之沉积在板面上；
  • 沉银： 利用化学原理将银通过化学处理使之沉积在板面上；
  • 沉金： 利用化学原理将金通过化学处理使之沉积在板面上；
  • 锭金： 利用电锭原理，通过电流、电压控制将金锭在板面上；
  • 防氧化： 利用化学原理将一种抗氧化的化学药品涂在板面上。

第四章 信号完整性基础

4.1 信号完整性问题

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理想的数字信号如图所示，是指器件厂家提供的由输出高电平(VOH) 、低电平(VOL) 、上升沿(Tr) 和下降沿(Tf) 等参数所描述的信号波形。
现实的情况是，数字信号经过传输介质（如PCB 走线、线缆、连接器等）的传输后， 会存在各种各样的问题，如图所示。

Waveform processing parameters.

比较典型的问题有以下几种：

  • 过冲(Overshoot/Undershoot) ：指信号高出高电平和低于低电平的部分。一般IC对于过冲的高度和宽度的容忍度都有指标。过冲也是电源噪声和EMI 的来源之一。

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  • 振铃(Ringing/Ring Back)：指信号在高低电平会存在上下振荡的情况。振铃会使信号的阙值(threshold)模糊，也容易引起EMI 。

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  • 非单调性(Non-monotonic）：信号的非单调性指的是在上升或下降沿出现回沟。这会对电路产生危害，特别是异步信号如Reset、C lock 等，如果回沟的位置刚好在触发电平上，则会引起信号的误触发。

Non-monotonic time

  • 码间串扰ISI(Inter Symbol Interference)：码间串扰主要是针对高速串行信号。上面波形为理想的接收信号，下面波形为有码间串扰的信号，其产生的本质是前一个波形还没有进入稳态，另外，传输线对不同频率的衰减不同也会造成码间串扰。

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  • 同步开关噪声(SSN)：同步开关噪声会使单根静止的信号线上出现毛剌，干扰信号的信号跳变会在被干扰信号上引入噪声，另外还会影响输入电平的判断。SSN的另一种现象是SSO （同步开关输出），这会使得传输线的特性如阻抗、延时等特性发生改变。

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  • 串扰(Crosstalk)：当两个信号距离较近时，一个信号的电磁场会覆盖另一个信号，这样会在另一个信号上引入串扰。串扰主要有线间串扰、回路串扰、通过平面串扰（常见于数模混合电路）三种形式。

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4.2 信号完整性问题产生原因

信号完整性问题与很多因素有关，频率的提高、上升时间的减小、摆幅降低、互连通道不理想、供电环境恶劣、通道之间延时不一致等都可能导致信号完整性问题，但究其根源，主要是通道传输延时与信号上升时间的关系。

一方面，陡峭的上升沿使信号完整性问题更加严重；另一方面，芯片工艺的改进使信号的上升时间越来越短，也导致信号完整性问题更加突出。信号完整性问题的根源在于信号的上升时间减小导致高频成分增多，加上其他众多的影响因素更加剧了信号完整性问题。

4.3 传输线

最简单的传输线由一对导体构成，把信号以电磁波的形式从一端送到另一端，两个导体中一个称为信号路径，另一个称为返回路径。

4.3.1 常见的微带线与带状线

  • 微带线：走在表面层(microstrip)，附在PCB表面的带状走线
    • 一般微带线：一种通过介电材料与实心平面相邻的外部 PCB 走线。由于耦合电容和传播延迟更低，它能抑制 PCB 上的射频干扰，并允许比带状线更快的时钟和逻辑信号传输。然而，如果没有上下金属屏蔽，这一层会将射频能量辐射到环境中。
Impedance Control Surface Microstrip Diagram Coated Microstrip Impedance Control Diagram
  • 埋入式微带线：这种设计将信号走线嵌入介质材料内部而非表面，从而降低电磁辐射并增强信号完整性。该方案适用于需要可控阻抗和降低串扰的高速数字电路。

Embedded Microstrip Impedance Control Diagram

  • 带状线：走在内层(stripline/double stripline)，埋在PCB内部的带状走线
    • 对称式带状线：对称式带状线的中间信号线到上下两个参考层的距离相等(H1=H2)

Symmetrical Stripline Impedance Control Diagram

  • 非对称式带状线：非对称式带状线的中间信号层到上下两个参考面之间的间距不等，比较常见的非对称式带状线为Dual-Stripline。

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  • 差分带状线：由夹在两个接地平面之间的两条平行信号线组成，可确保与外部干扰隔离并最大限度地减少电磁辐射，是高频传输环境的理想选择。

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4.3.2 传输线的基本特性

传输线的基本特性是特性阻抗和信号的传输延时。

  • 特性阻抗：指两根导线在与地绝缘的情况下之间的阻抗，单根导线的特性阻抗通常低于 80Ω。涂覆阻焊剂前后，阻抗值可能会略有变化。
    • 介电常数对阻抗的影响：介电常数越大，阻抗越小
    • 参考层厚度对阻抗的影响：介质的厚度H越大，传输线的阻抗也越大。这个常用在模拟输入上，为了让线宽做粗，通常的处理方式是挖开第二层的参考地，让信号参考第三层或第四层，此方式就是增加介质的厚度。
    • 信号走线宽度对阻抗的影晌：传输线的阻抗随着传输线的线宽变大而变小，阻抗与走线宽度成反比的关系。
  • 传输时延：传输延时就是信号从发送端传输到接收端所需要的时间，主要取决于传输通道的长度和传输过程中周围介质的介电常数（与信号的传输速度相关）

传输延时 (Tpd)=走线长度 (L)信号传输速度 (V)=L×ε0εrμ0μr\text{传输延时 (Tpd)} = \frac{\text{走线长度 (L)}}{\text{信号传输速度 (V)}}= L \times \sqrt{\varepsilon_0 \varepsilon_r \mu_0 \mu_r}

在PCB微带线（Microstrip）和带状线（Stripline）计算中，公式会有所调整：

  • u0u_0 自由空间的介电常数：其值为 8.89×1012F/m8.89 × 10^{12}F/m;

  • uru_r (相对磁导率)：在PCB设计中，铜线和FR-4/高频板材都是非磁性材料，所以 μr=1\mu_r = 1。这一项通常直接忽略。

  • ε0\varepsilon_0 (自由空间的磁导率)：其值为 4π×10−7H/m4π × 10^{-7}H/m;

  • εr\varepsilon_r (介电常数 Dk)：这是唯一变量。

    • 注意： 信号在走线上传输时，实际上不仅在介质中传播，还有一部分电场在空气中（对于表层走线/Microstrip）。因此，我们通常使用 εeff\varepsilon_{eff} (有效介电常数) 来代替单纯的 εr\varepsilon_r。
    • 表层走线速度 > 内层走线速度（因为空气的 εr≈1\varepsilon_r \approx 1，拉低了平均值）。

在PCB 设计中，所有的等长设计都是基于时序的要求，设计时应尽量做到以下两点：

  • 需要等长的信号应尽量走同层，换层时需要注意总的长度要保持相等并且每层走线
    都衙要等长。
  • 需要等长的信号走相同走线层可以保持过孔的延时一致，从而消除过孔延时不一致
    带来的影响。

4.3.3 共模与差模

共模信号： 一对信号输入时，两个信号的相位相同。
差模信号： 一对信号输入时，两个信号的相位相差180° 。

任何两个信号都可以分解为共模信号和差模信号。设计中常用到的传输模式为差模信号，也就是常说的差分信号(Differential Signal) ，传输差分信号的传输线也叫差分线。

  • 差分线优势

    • 抗干扰能力强：差分走线耦合好

    • 能有效抑制EMI：极性相反，电磁场互相抵消

    • 时序定位精准：开关变化位于两个信号的交点

  • 差分线返回电流：差分线与单端线的机理是一致的，即高频信号总是沿着电感最小的回路进行回流，最大的区别在于差分线除了有对地的耦合之外，还存在着相互之间的耦合，哪一种耦合强，对应的线路就成为主要的回流通路。

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差分走线的主要回流路径还是存在于地平面。只有当地平面不连续时，在无参考平面的区域，差分走线之间的耦合才会提供主要的回流通路。

  • 差分线的布线原则

    等长：保证两个差分信号时刻保持相反极性，减少共模分量；

    等距：保证两者差分阻抗一致，减少反射。

    在PIN 差分对内进行补偿时，应尽量做到哪里不等长补哪里。

4.4 反射

  • 反射系数

ρ=Zs−ZOZs+ZO\rho = \frac{Z_s - Z_O}{Z_s + Z_O}

​ Zₛ：负载阻抗 变化后的阻抗（传输线终端所接负载的等效阻抗，单位：Ω）；

​ Z₀：传输线特性阻抗 变化前的阻抗（传输线的固有阻抗，由线径、介质、结构决定，常见值：50Ω、75Ω，单位：Ω）。

​ 当Zₛ = Z₀时，ρ = 0：传输线与负载完全匹配，入射波能量全部传输至负载，无反射波；

​ 当Zₛ ≠ Z₀时，ρ ≠ 0：存在反射波，匹配程度越差，|ρ|越大（|ρ|≤1），能量反射损耗越严重。

  • 反射的影响

​ 如果负载阻抗小于传输线阻抗，反射电压为负；反之，如果负载阻抗大于传输线阻抗，反射电压为正。实际PCB中表现诸如过冲、下冲以及振荡等信号失真的现象。

  • 匹配技术

    由于信号反射是传输线和负载阻抗不匹配造成，所以减小和消除反射的方法就是在发射端或者接收端采取一点的匹配，使其发射端或者负载端反射系数为0来达到抑制反射的目的。匹配方法有一下两种

    • a）源端电阻串联匹配

      源端电阻串联匹配是指在尽量靠近源端的位置串联一个电阻RTR_T以匹配信号源的阻抗，这样可以使源端反射系数为零从而抑制从负载反射回来的信号再从源端反射回负载端。

      RT=Z0−ZDR_T=Z_0-Z_D

      通常这个电阻比较小，常见的有22Ω和33Ω的源端串联电阻。

    • b）终端电阻并联匹配

      终端电阻并联匹配方式是简单地在接收器的输入端连接一个终端电阻R(R=Z0)R(R=Z_0)​下拉到地或者上拉到直流电源来实现匹配。并联端接的优点在于设计简单易行，缺点是消耗直流功率。上拉到电源可以提高驱动器的驱动能力，但会抬高信号的低电平；而下拉到地能提高电流的吸收能力，但会拉低信号的高电平。另外，匹配电阻接地会造成下降沿过快（如果接电源则上升沿变快），这样会导致波形占空比不平衡。

    • c）戴维南匹配

      戴维南端接即分压器型端接。

      RT=R1∗R2/(R1+R2)R_T=R_1*R_2/(R_1+R_2)

      优点：可以于分布负载一起使用，完全吸收收发送的波而消除反射。

      缺点：电源+V+V对地始终对地有一个直流电平存在，有了直流损耗，减小了噪声容限。

    • d）终端并联RC匹配

      RC 网络端接（也称为交流端接）使用串联RC网络作为端接阻抗

      R=Z0R=Z_0

      电容C 通常使用$0.1μF 的多层陶瓷电容，RC网络的时间常数应大于传播延时的两倍，即的多层陶瓷电容， RC网络的时间常数应大于传播延时的两倍，即RC>2T_D$, 这样，反射将很小或被消除。

      优点：电容隔离直流通路不会产生额外直流功耗，允许高频能量通过，起到低通滤波器的作用。

      缺点：RC网络是时间常数会降低信号的速率。

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  • 拓扑结构

    • 点对点拓扑结构(point to point)

      布局布线上都很容易实现，易于实现阻抗控制。普通低速网络是否能采用点对点拓扑，完全看电路的需求，高速信号很多情况下必须要去点对点，以最小化阻抗不连续带来的影响。

    • 树形拓扑结构(Tree)

      树形拓扑结构也叫T形拓扑，它通常是单项性的，即拓扑中只有一个驱动源和多个接收芯片。

    • 菊花链拓扑结构(Bus)

      该拓扑占用的布线空间较小并可用单一电阻匹配终结；易于进行阻抗控制，端接简单，网络的布线长度短，布线较为方便，只要各个接收器在接收信号时间上的差别在允许的范围内，就可以采用菊花链拓扑进行布线

      菊花链布线中分支长度尽可能短，安全的长度值应该是：StubDelay<=Tr∗0.1Stub Delay<= Tr*0.1

    • 星型拓扑结构(Star)

      星形拓扑可以有效避免信号在多个负载上的不同步问题，可以让负载上收到的信号完全同步。星形拓扑的问题在于需要对每个支路分别终端端接，使用器件多，而且驱动器的负载大，驱动器必须具有相应的驱动能力才能使用星形拓扑：如果驱动能力不够，需要加缓冲器

PCB routing topologies

4.5 串扰

串扰是不同传输线之间的能量耦合。当不同结构的电磁场相互作用时，就会发生串扰。如果串扰超过一定的限度就会引起电路的误触发，导致系统无法正常工作。

  • 串绕形成的原因

    串扰是信号在传输线上传播时，由于电磁耦合而在相邻的传输线上产生不期望的电压或
    电流噪声干扰，信号线的边缘场效应是导致串扰产生的根本原因。

    在传输线会引起两类不同的噪声信号：

    • 容性耦合：干扰源上的电压(Vs) 变化在被干扰对象上引起感应电流(i) 通过互容C而导致的电磁干扰
    • 感性耦合：干扰源上的电流(Is)变化产生的磁场在被干扰对象上引起感应电压V通过互感(M) 而导致的电磁干扰。

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  • 近端串扰和远端串扰的定义

    静态网络靠近干扰源一端的串扰称为近端串扰（也称后向串扰），而远离干扰源一端的串扰称为远端串扰（或称前向串扰）。

    由互容引起的电流分别向被干扰线的两个方向流动，被干扰线上每个方向的阻抗都是相同的，所以50％的容性耦合电流流向近端而另50％则传向远端。而由互感引起的电流从被干扰线的远端流向近端。

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  • 影响串扰的因素

    • 耦合长度对串扰的影响

      远端串扰的幅度随着耦合长度的增加而增加，近端串扰的最大幅度会随着耦合长度增加达到饱和值，但是串扰持续的时间会随着耦合长度增加而增加。

    • 耦合间距对串扰的影晌

      远端串扰及近端串扰的幅度均会随着耦合间距的减小而增加。

  • 减小串扰的设计规范

    • 空间条件允许，增加线与线之间的间距
    • 设计叠层时，在满足阻抗的条件下，减小信号层与地层直接的高度
    • 关键高速信号设计成差分
    • 信号层邻近时，布线采用正交方向布线，以减小层间耦合
    • 高速信号设计成带状线或者嵌入式微带线(埋入式)
    • PCB布线，减小并行线长度
    • 在满足系统设计要求的情况下，尽量使用低速器件

4.6 SS参数

信号完整性领域,SS参数又被称为行为模型，他可以作为描述现线、无源互连行为的一种通用手段。

  • SS参数的基本原理

    S参数中 的S表示散射。当一个波形输入到互连通道时，它可以从互连通道散射回去，也可以散射到互连通道的其他连接处。

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    我们把信号进入或者离开待测元器件(DUT)的末端称作为端口。端口是DUT信号路径和返回路径的一种连接。S参数的端口阻抗都是50Ω50Ω,除非另有说明，理论上端口阻抗可以是任意值。

  • SS参数的查看

    对于信号完整性来讲，主要关注三个参数

    S21(Sdd21)S21(Sdd21)：插入损耗，主要描述通道的损耗情况。

    S11(Sdd11)S11(Sdd11)：回波损耗，主要描述通道的连续性。

    相位：S21的相位为−d∗ω/v-d*ω/v，计算出传输延时为τp=θS212π×f\boldsymbol{\tau_p = \frac{\theta S_{21}}{2\pi \times f}},其中θS21\theta S_{21}必须为展开的相位(τ=t=d/v\tau=t=d/v)

4.7 常用的信号、电源完整性软件

  • Cadence - Sigrity
    • Sigrity PowerSI：SI/PI
    • Sigrity PowerDC：电热协同仿真、热点检查、低压大电流PCB/封装产品电性能分析
    • Sigrity SPEED2000：时域分析工具
    • Sigrity SystemSI：时域仿真工具
  • Mentor Graphics - HyperLynx
  • Ansys - SIwave/HFSS
  • Keysight - ADS

第五章 过孔仿真与设计

5.1 过孔介绍

过孔主要由三部分组成：孔、孔周围的焊盘区以及电源层隔离区。

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Diagram showing a PCB via with blue coloring to indicate different layers, labeled with via height, diameter, and plating thickness.

  • 作用以及分类
    • 作用
      • 提供各导电层的电气连接
      • 器件的固定和定位
    • 分类
      • 通孔(Through-hole Via)：穿过电路板，TOP和BOT能看见。
      • 盲孔(Blind Via)：过孔没有穿过电路板，只能从TOP或者BOT其中一面看见。
      • 埋孔(Buried Via)：指电路板内层连接孔，TOP和BOT都不可见。

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  • 通孔结构与寄生效应

    过孔的存在会导致传输通道上的阻抗不连续，从而造成信号的反射。

    • 过孔寄生电容

      高频电路中过孔都会产生对地的寄生电容，**过孔寄生电容主要影响是延长了高频信号的上升时间，进而降低了电路速度。**过孔寄生电容大小近似为

      C=1.41εrTD1D2−D1{C = \frac{1.41\varepsilon_r T D_1}{D_2 - D_1}}

      其中CC是过孔寄生电容(pF)，D1D_1过孔焊盘直径(in)，D2D_2过孔反焊盘直径(in)，TTPCB厚度(in)，εr\varepsilon_rPCB相对介电常数。

      可以通过增大过孔焊盘和铺铜区距离或者减小焊盘直径来减小寄生电容。

    • 过孔寄生电感

      寄生电感的危害往往大于寄生电容，**过孔寄生串联电感会消弱旁路电容的贡献，降低整个电源系统的滤波作用。**过孔寄生电感大小近似为

      L=5.08h[ln(4hd)+1]{L = 5.08h[ln (\frac{4h}{d})+1]}

      其中LL是过孔电感(nH)，hh过孔长度(in)，dd过孔金属柱直径(in)。

5.2 过孔对高数信号的影响要素

项目 相关尺寸 电气属性 对电容阻抗 (Zo) 的影响
过孔焊盘 小焊盘直径 C↓ Zo↑
过孔大小 小孔直径 L↑ Zo↑
隔离盘 大隔离盘直径 C↓ Zo↑
过孔长度 更长的过孔长度 L↑ Zo↑
电源/接地层 更多平面层 C↑ Zo↓
过孔残桩 更长的过孔残桩 C↑ Zo↓
过孔间距 更小的过孔间距 C↑ Zo↓

​

5.3 过孔优化：3D_Via_wizard过孔模型工具的使用

5.3.1 下载

  • 虽然这个 via wizard 是完全免费，但必须有 HFSS 才能产生 3D model(最后支持的版本是 2022R2)。

  • 由 Via Wizard 产生的 HFSS 3D model 都是下 Wave Ports，而 Solution Type 是[Driven Terminal]

5.3.2 使用说明

使用步骤很简单，只有四个步骤

  • 启动
  • 填写每个选项卡所需信息：堆叠、垫片堆叠、过孔、选项
  • 点击[Generate Project]，即会自动导出HFSS文件
  • 仿真

5.3.3 使用案例

下面以14层版，才有背钻为例，进行演示。

第一步：设置堆叠结构[Stackup]

  • [Add]添加到14层

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  • 选择**[Add material]**添加基板信息与叠层信息，我们使用Megtron6板材

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  • 添加完成后，如下图所示

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第二步：设置焊盘堆叠[Padstack]

  • 首先是信号层，定义差分信号过孔类型，选择**[sig1]默认选项，然后修改过孔半径**、焊盘半径以及反焊盘半径，这里我们设置过孔半径5mil，反焊盘半径15mil。其中我们差分信号过孔出线在第四层，所以焊盘半径要填写10mil，其他焊盘半径填写5mil。

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  • 右侧选择[Gnd1]，设置plane层参数，其中Antipad Radius=0表示铜皮连接起来。

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第三步：设置过孔位置与参数

  • 因为是差分信号，所以要在添加3个过孔，点击**[Add]**进行添加。然后把后两个SIG1过孔修改为Gnd1过孔。

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  • 修改过孔的坐标位置，可以设置X或者Y方向，其中差分信号过孔要调整为”Trace_In/Trace_Out“，开始层为第一层，输入线宽为4.5mil，结束层为第四层，输出线宽为3.5mil。在最后项Diff.Pair选择2和1才是一对。因为回流孔不需要port定义所需选择None。

    image-20260128183306582

第四步：输出选项设置

  • 设置背钻参数，Backdrill输入53.5，Back-drill 的厚度=底层铜厚+下层介质厚度。
  • 设置截至频率为30Ghz=30e9
  • 其他保持模式参数，点击Generate Project输出工程文件，如要保存参数，点击Store即可，反之读取点击Read。
  • Etchback % ，此处按理应该设置，因为实际中上下线宽是不一样的，但是有些资料上提到默认即可，可能是结果相差不大，但是真要设置，可参照文档中的计算方式，及板厂实际工艺情况设置

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  • 自此过孔模型建立完成

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5.3.4 差分过孔仿真

将3D Via Design生成的工程进行保存，由于3D Via Design创建的过孔模型已经自动添加了边界添加、激励源、求解器设置。我们只需要对工程进行检查即可。

  • 选择菜单**[File]>[Save As…]**，进行工程保存。

  • 设置求解器类型，选择菜单**[HFSS]>[Solution Type…]，选择[Terminal]**.

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  • 设置边界条件

    默认使用边界条件radiation，边界条件定义了求解区域的边界以及不同物体交界处的电磁场特性，是求解麦克斯韦方程的基础。只有在假定场矢量是单值、有界且沿空间连续分布的前提下才有效，而在相同条件下场矢量不连续，则失去了意义。

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  • 确认所加激励为波端口

    激励也是边界条件的一种，激励端口是一种允许能量进入或流出几何结构的特殊边界条件类型。

    image-20260128200118151

  • 为信号创建差分端口，差分阻抗为100Ω

    • 工程管理树选择**[Excitation]>右键>选择[Differential Pairs…]，在弹出的对话框点击两次[New Pair]**。

      image-20260128200543849

  • 确认仿真参数

    双击**[WizardSweep]即可打开设置对话框，确认参数End：30Ghz，Sweep Type：Interpolating**

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  • 设置差分走线表层及内层走线对内间距

    执行顶部菜单栏**[HFSS]>[Design Properties…]，打开差分过孔模型对话框属性找到内层“Via2_trace_in_gap”和外层“Via2_trace_out_gap”，将两个属性对应“Value”**修改为8和6。

    image-20260128201522321

  • 检验模型

    执行顶部菜单栏**[HFSS]>[Validation Check…]**进行模型检验。检查无误后出现绿色对勾，否正出现红色X。

    image-20260128201722782

  • 进行仿真

    顶部菜单选项卡，选择[Simulation]>Analyze All(两个齿轮)进行仿真。

    image-20260128201913434

  • 设置阻抗曲线图参数

    右键点击[Results]，然后依次**点击[Create Terminal Solution Data Report]>[Rectangular Plot]**即可打开设置对话框

    image-20260129092112333

    在**[Domain]下拉种选择“Time”，然后点击[TDR Options…]**按钮

    image-20260129092903273

    设置上升时间为20ps。

    最大绘图时间1ns，信号号穿过过孔只需要几十皮秒 (ps)。1ns 的时间足够让信号穿过过孔并稳定下来；

    步长时间2ps，为了准确描绘20ps 的上升沿，你至少需要 5-10 个点。RiseTime/10=20ps/10=2psRise Time / 10 = 20ps / 10 = 2ps个设置保证了波形不会失真。

    其他保持默认参数，然后点击OK

    image-20260129094442256

  • 创建阻抗曲线图

    依次选择**[Terminal TDR Impedance]>[TDRZt(Diff1)]>[none]>OK**

    image-20260129094628184

    在图像中右键[Maker]>[Add X Maker]添加滑动的标识线，可以看到当前最小是96.13Ω

    image-20260129095208622

  • 对过孔进行优化，当前过孔已经进行背钻处理，所以可以考虑优化过孔反焊盘的角度来优化阻抗，下面对创建变量反焊盘进行说明。

    执行顶部菜单栏**[HFSS]>[Design Properties…]，打开差分过孔模型对话框属性找到并选中“via1_antipad”然后点击“Edit…”弹出对话框，在对话框中，将当前的15修改为"antipad"**点击OK。这个值可以自定义。

    image-20260129095746226

    弹出对话框，将初始值设置为13mil，点击OK。

    image-20260129095900213

    同样的方式找到**“via2_antipad”**，并完成设置，最后点击OK。至此过孔反焊盘半径变量创建完成。

  • 创建参数优化计划

    右键**[Optmetrics]>[Add]>[Parametric…]弹出Setup Sweep Analysis**设置

    image-20260129100632248

    点击Add添加变量，弹出Add/Edit Sweep设置，Variable选择反焊盘设置是变量antipad，并选择线性步进**[Linear step]，设置初始值13mil**，然后停止18mil，每步1mil，相当于6个不同目标进行求解。设置好后点击**[Add]右侧出现参数，最后点击[OK]关闭设置界面，在点击[确认]**完成设置

    image-20260129102551822

  • 设置完成后，进行仿真和图像添加即可

    image-20260129113341016

  • 拓展应用1 - 盲孔仿真

    • 先把出现的内层属性从[Plane]改为[Signa]，以4层板为例，盲孔第三层出线。

      image-20260129114056442

    • 内层出线的Pad Radius加大，并把多余的连通导体孔径设为0

      image-20260129135337085

    • 把 Via 的[Trace Layer Out]指定到第三层层。

      image-20260129135511964

    • 生成工程文件

      image-20260129140507049

  • 拓展应用2 - 埋孔仿真

    • 先把出现的内层属性从[Plane]改为[Signa]，以6层板为例，埋孔设置为第3层到第4层出线。

      PS：叠中至少要有一层属性是设[Plane]，否则 HFSS 内没有reference无法自动下wave port

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    • 多余的连通导体孔径设为0

      image-20260129143650567

    • 把 Via 的[Trace Layer In]指定到第3层，[Trace Layer Out]指定到第4层层。

      image-20260129143839019

    • 生成工程文件

      image-20260129143823719